HLS接口主要分为三类：

• clock and reset interface
• block level interface (主要综合对象)
• port level interface (主要综合对象)

Block Level Interface

主要分为三类：

• ap_ctrl_none
• ap_ctrl_hs
• ap_ctrl_chain

注释： “ap”的头是历史遗留问题，并没有什么具体的意思。Xilinx的HLS工具是2011年从一个叫AutoSEL的公司中购买的，而那个公司管这个工具叫做AutoPilot (ap)；不知道是什么原因这个东西就没改过，所以到现在HLS中重要的信号和datatype仍然以ap_前缀开头。

注释来源：Xilinx HLS中ap前缀的意义 - 知乎 (zhihu.com)

1. ap_ctrl_none: 没有 Block Level interface
2. ap_ctrl_hs:
   • ap_start: 捕捉到上升沿时hls的topfunction开始执行
   • ap_idle: 在 topfunction 开始执行之后处于低电平，执行完成之后处于高电平
   • ap_ready: 处于高电平时表示 topfunction 准备完毕，开始执行之后处于低电平
   • ap_done: 在 topfunction 执行完成之后处于高电平，当 ap_start 捕捉到上升沿之后重新处于低电平
3. ap_ctrl_chain: 比 ap_ctrl_hs 多一个 ap_continue 接口，如果在 topfunction 执行完成之后 ap_continue 处于低电平，此时 IP 核会终止运行，只有在 ap_continue 被置于高电平才会开始新 一轮运行。

Port Level Interface

主要分为4类：

• AXI4 Interface
• No I/O Interface
• wire handshake
• memory Interface

1. AXI4 Interface：

   1. axi：axi-stream 接口，包含 side-channel 和 without side-channel 两类，通常用于接外界连续输入的数据，比如我们想把若干组数据从 PS 端送入 PL 端，可以将 IP 核输入设置为 axi类型接口

   2. m_axi：master 模式的 axi-full 接口，HLS 作为主模式，从 PS 端读写数据，多用于将数据通过AXI-HP接口送入PS端，与DDR通信

      注意： 如果将接口设置为 m_axi 模式会涉及到一个读写延时的问题，整体大概在 30cycles 左右， 涉及到一个叫 burst transfer 的优化，用合适的读写 DDR 的方法可以在一定程度上提升数据处理 的整体速度

   3. s_axilite: axi-lite 接口，属于轻量级的 axi 接口，通常用于和 PS 端 CPU 数据交互，多和 AXI-GP 接口相连，用于送入 CPU 提供的配置信息或向 CPU 写入配置信息。

2. NO I/O Interface：

   1. ap_none: 多接单个数据，没有任何相关联的其他信号，属于默认参数接口。
   2. ap_stable: 用于配置输入参数，参数配置通常是只在复位状态下才会发生变化，用的不多

3. wire handshake:

   1. ap_vld: 输入信号，通常接单个数据，包含有效信号和输入信号
   2. ap_ovld:输出信号，通常接单个数据，包含有效信号和输出信号
   3. ap_ack:只包含有效信号，不包含数据，基本不用

4. Memory Interf:

   1. ap_bram:当输入数据类型是数组时使用这种类型接口，可以直接和 Bram 相连
   2. ap_memory:功能和 ap_bram 相同，只是 ap_bram 在综合时会把有关信号打包在一起,ap_memory 会综 合成多个零散的接口
   3. ap_fifo:输入数据类型是数组时使用这种类型接口，用于和 fifo 直接相连

HLS常用优化